| 专利名称 | 一种用于减少FPGA配置存储器位数的译码电路 | 申请号 | CN201310087074.9 | 专利类型 | 发明专利 | 公开（公告）号 | CN103632714A | 公开（授权）日 | 2014.03.12 | 申请（专利权）人 | 中国科学院电子学研究所 | 发明（设计）人 | 高丽江;李威;杨海钢 | 主分类号 | G11C11/413(2006.01)I | IPC主分类号 | G11C11/413(2006.01)I | 专利有效期 | 一种用于减少FPGA配置存储器位数的译码电路 至一种用于减少FPGA配置存储器位数的译码电路 | 法律状态 | 实质审查的生效 | 说明书摘要 | 本发明公开了一种用于减少FPGA配置存储器位数的译码电路，其用于通过对配置存储器产生的配置码进行译码，而产生FPGA逻辑电路的控制码，其包括：一对多选择器，其为由多个传输管构成的树状结构，其将从根节点输入的输入电平信号传送至所述配置存储器产生的配置码指定的叶节点，而由所述叶节点输出所产生的FPGA逻辑电路的控制码；弱拉电路：其连接至所述构成一对多选择器的树状结构的叶节点，用于将没有被指定的叶节点的电平拉至输入电平信号的反相电平。该译码电路可应用于FPGA的连线开关盒、连线连接盒等电路。 |
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