| 专利名称 | 一种面向同构多核处理器的可测性设计方法 | 申请号 | CN200810226685.6 | 专利类型 | 发明专利 | 公开（公告）号 | CN101738580A | 公开（授权）日 | 2010.06.16 | 申请（专利权）人 | 中国科学院微电子研究所 | 发明（设计）人 | 梁利平;王志君 | 主分类号 | G01R31/3185(2006.01)I | IPC主分类号 | G01R31/3185(2006.01)I | 专利有效期 | 一种面向同构多核处理器的可测性设计方法 至一种面向同构多核处理器的可测性设计方法 | 法律状态 | 实质审查的生效 | 说明书摘要 | 本发明公开了一种面向同构多核处理器的可测性设计方法，该方法采用多条扫描链结构，将每个处理器核划分为一条或多条扫描链，将外围电路也划分为一条或多条扫描链。利用本发明，在芯片测试时，测试数据由M×N+K个测试数据输入端口输入，进行M×N+K条扫描链并行扫描，从而大大地缩短了测试时间。而且一部分扫描链是相同结构的，测试码复杂度也减少，这些都能缩减测试成本。在测试同构多核处理器中任一单核性能时，只需选择其中若干条扫描链，达到了“旁路”其余处理器核的效果。 |
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