| 专利名称 | 基于SystemVerilog断言和任务的协同总线验证方法及系统 | 申请号 | CN201110390469.7 | 专利类型 | 发明专利 | 公开（公告）号 | CN102495782A | 公开（授权）日 | 2012.06.13 | 申请（专利权）人 | 中国科学院微电子研究所 | 发明（设计）人 | 张挺;陈岚;冯燕 | 主分类号 | G06F11/26(2006.01)I | IPC主分类号 | G06F11/26(2006.01)I | 专利有效期 | 基于SystemVerilog断言和任务的协同总线验证方法及系统 至基于SystemVerilog断言和任务的协同总线验证方法及系统 | 法律状态 | 实质审查的生效 | 说明书摘要 | 本发明公开了基于SystemVerilog断言和任务的协同总线验证方法及系统。该验证方法包括：步骤1，列举AHB总线时序；步骤2，根据AHB总线时序类型对AHB总线时序进行属性抽象；步骤3，根据预设的条件对AHB总线时序属性用SystemVerilog断言描述，或者对AHB总线时序属性用任务描述。本发明充分利用了断言验证的优点，同时对SystemVerilog断言不易定义的部分属性，利用SystemVerilog任务作为补充，对其描述和验证，两者协同工作，各取所长，以最简便方式，获得较高的覆盖率，达到良好的验证效果。 |
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