| 专利名称 | 一种应用于系统级芯片测试中的芯核并行包装电路和方法 | 申请号 | CN200410047572.1 | 专利类型 | 发明专利 | 公开（公告）号 | CN1584618 | 公开（授权）日 | 2005.02.23 | 申请（专利权）人 | 中国科学院计算技术研究所 | 发明（设计）人 | 韩银和;李晓维 | 主分类号 | G01R31/3183 | IPC主分类号 | G01R31/3183;G01R31/28 | 专利有效期 | 一种应用于系统级芯片测试中的芯核并行包装电路和方法 至一种应用于系统级芯片测试中的芯核并行包装电路和方法 | 法律状态 | 实质审查的生效 | 说明书摘要 | 本发明涉及大规模集成电路测试技术领域的一 种应用于系统级芯片测试中的芯核并行包装电路和方法。芯核 并行包装电路由三个部分组成：外部扫描链、多输入特征移位 寄存器、控制电路。并行包装电路利用测试向量中不确定位比 较多特点，通过测试向量切片重叠来减少需要移入测试访问机 制的数据，减少测试时间。测试向量变换方法可以使得上述包 装电路能够充分利用扫描向量切片重叠这一特性，测试向量转 换方法通过对不确定位赋值使得向量切片重叠。本发明提出的 包装电路能减少测试时间，从而减少了测试成本。使用该包装 电路还可以减少测试功耗，这就减少了因为测试而带来的成品 率方面的损失。 |
1、源头对接，价格透明
2、平台验证，实名审核
3、合同监控，代办手续
4、专员跟进，交易保障