| 专利名称 | 一种快速的集成电路测试流程优化方法 | 申请号 | CN200410006727.7 | 专利类型 | 发明专利 | 公开（公告）号 | CN1560646 | 公开（授权）日 | 2005.01.05 | 申请（专利权）人 | 中国科学院计算技术研究所 | 发明（设计）人 | 韩银和;李晓维 | 主分类号 | G01R31/28 | IPC主分类号 | G01R31/28 | 专利有效期 | 一种快速的集成电路测试流程优化方法 至一种快速的集成电路测试流程优化方法 | 法律状态 | 实质审查的生效 | 说明书摘要 | 一种快速的集成电路测试流程优化方法，通过对 测试项目重排序，减少了失效芯片的测试时间。包括步骤：S10： 确定验证分析阶段测试向量和测试流程；S20：确定的测试向 量和测试流程对芯片进行验证分析并得到原始的通过/失效测 试信息表；S30：调用转换程序将通过/失效测试信息表转化为 测试项目有效性表；S40：应用基于测试效率系数的排序方法， 对测试项目进行优化，得到一个优化的测试流程。本发明提出 的优化方法具有简单、易于实现且优化速度快的特点。优化速 度快使得本发明特别适合应用于现代SOC测试中测试项目一 般都比较多的情况。 |
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